### method align(bytes=64)
.balign 64
### method asmfile_annotations()
.section .note.GNU-stack,"",%progbits
### method c_simd_size_function()
static inline size_t get_simd_size() {
    size_t byte_size = 0;
    __asm__ volatile(
        "th.vsetvli %[byte_size], zero, e8, m1\n\t"
    : [byte_size] "=r" (byte_size)
    :
    :
    );
    return byte_size;
}
### method cb(cmp=NE, label=notequal, reg1=t0, reg2=t1)
bne t0,t1,.notequal
### method compiler_flags()
['-march=rv64gc_zba_xtheadvector']
### method create_callconv(name=default)
<asmgen.callconv.callconv.callconv object>
### method enabled_features()
{ZBA, ZVFH}
### method freg(dt=DOUBLE, reg_idx=0)
f0
### method freg(dt=HALF, reg_idx=0)
f0
### method freg(dt=SINGLE, reg_idx=0)
f0
### method get_param_value(name=dummy)
dummy
### method get_parameters()
['LMUL', 'ZVFH', 'ZBA', 'XTheadVector']
### method greg(reg_idx=0)
t0
### method is_vla()
True
### method isaclear()
None
### method isadata()

### method isaendquirks(dt=DOUBLE, rt=<asmgen.registers.reg_tracker object>)

### method isaendquirks(dt=HALF, rt=<asmgen.registers.reg_tracker object>)

### method isaendquirks(dt=SINGLE, rt=<asmgen.registers.reg_tracker object>)

### method isaquirks(dt=DOUBLE, rt=<asmgen.registers.reg_tracker object>)
th.vsetvli t0, zero, e64, m1
### method isaquirks(dt=HALF, rt=<asmgen.registers.reg_tracker object>)
th.vsetvli t0, zero, e16, m1
### method isaquirks(dt=SINGLE, rt=<asmgen.registers.reg_tracker object>)
th.vsetvli t0, zero, e32, m1
### method jfzero(dt=DOUBLE, freg1=f0, freg2=f1, greg=t0, label=someloop)
fmv.d.x f1,zero
feq.d t0,f0,f1
bnez t0,.someloop
### method jfzero(dt=HALF, freg1=f0, freg2=f1, greg=t0, label=someloop)
fmv.h.x f1,zero
feq.h t0,f0,f1
bnez t0,.someloop
### method jfzero(dt=SINGLE, freg1=f0, freg2=f1, greg=t0, label=someloop)
fmv.w.x f1,zero
feq.s t0,f0,f1
bnez t0,.someloop
### method jump(label=someloop)
j .someloop
### method jvzero(dt=DOUBLE, freg=f2, greg=t0, label=someloop, vreg1=v0, vreg2=v1)
fmv.d.x f2,zero
th.vmfne.vf v1,v0,f2
th.vmpopc.m t0,v1
beqz t0,someloop
### method jvzero(dt=HALF, freg=f2, greg=t0, label=someloop, vreg1=v0, vreg2=v1)
fmv.h.x f2,zero
th.vmfne.vf v1,v0,f2
th.vmpopc.m t0,v1
beqz t0,someloop
### method jvzero(dt=SINGLE, freg=f2, greg=t0, label=someloop, vreg1=v0, vreg2=v1)
fmv.w.x f2,zero
th.vmfne.vf v1,v0,f2
th.vmpopc.m t0,v1
beqz t0,someloop
### method jzero(label=someloop, reg=t0)
beq t0,zero,.someloop
### method kiterkleft(kleftreg=t1, kreg=t0, tmpreg=t2, unroll=4)
andi t1,t0,3
srli t0,t0,2
### method label(label=label)
.label:
### method labelstr(label=label)
.label
### method loopbegin(label=someloop, reg=t0)
.someloop:
addi t0,t0,-1
### method loopbegin_nz(label=someloop, labelskip=someloop_nz, reg=t0)
beq t0,zero,.someloop_nz
.someloop:
addi t0,t0,-1
### method loopend(label=someloop, reg=t0)
bnez t0,.someloop
### method max_fregs()
32
### method max_gregs()
32
### method max_tregs(dt=DOUBLE)
0
### method max_tregs(dt=HALF)
0
### method max_tregs(dt=SINGLE)
0
### method max_vregs()
32
### method nop()
nop
### method ret()
ret
### method simd_size
!NotImplementedError: rvv071 is vector-length-agnostic: its vector length is known at run time only (set with VLEN, c_simd_size_function)
### method supported_on_host()
False
### method supportedby_cpuinfo(cpuinfo=invalid_isa)
False
### method tile_types()
[]
### method treg(dt=DOUBLE, reg_idx=0)
!NotImplementedError: RVV has no tiles (wait for IME/AME support)
### method treg(dt=HALF, reg_idx=0)
!NotImplementedError: RVV has no tiles (wait for IME/AME support)
### method treg(dt=SINGLE, reg_idx=0)
!NotImplementedError: RVV has no tiles (wait for IME/AME support)
### method treg_tag(dt=DOUBLE)
treg
### method treg_tag(dt=HALF)
treg
### method treg_tag(dt=SINGLE)
treg
### method vreg(reg_idx=0)
v0
### op add [] adreg:REGISTER:GP:SINT64 bdreg:REGISTER:GP:SINT64 cdreg:REGISTER:GP:SINT64
add s6,s4,s5
### op add [] adreg:REGISTER:GP:SINT64 bdreg:REGISTER:GP:SINT64{ISHIFT} cdreg:REGISTER:GP:SINT64 bdreg_shift:IMMEDIATE:-:-
sh1add s6,s5,s4
### op add [] adreg:REGISTER:GP:SINT64 bdreg:REGISTER:GP:SINT64{ISHIFT} cdreg:REGISTER:GP:SINT64 bdreg_shift:IMMEDIATE:-:- @far
sh3add s6,s5,s4
### op add [] adreg:REGISTER:GP:SINT64 cdreg:REGISTER:GP:SINT64 bimm:IMMEDIATE:-:-
add s5,s4,-2048
### op add [] adreg:REGISTER:GP:SINT64 cdreg:REGISTER:GP:SINT64 bimm:IMMEDIATE:-:- @far
add s5,s4,2047
### op add [] adreg:REGISTER:GP:UINT64 bdreg:REGISTER:GP:UINT64 cdreg:REGISTER:GP:UINT64
add s6,s4,s5
### op add [] adreg:REGISTER:GP:UINT64 bdreg:REGISTER:GP:UINT64{ISHIFT} cdreg:REGISTER:GP:UINT64 bdreg_shift:IMMEDIATE:-:-
sh1add s6,s5,s4
### op add [] adreg:REGISTER:GP:UINT64 bdreg:REGISTER:GP:UINT64{ISHIFT} cdreg:REGISTER:GP:UINT64 bdreg_shift:IMMEDIATE:-:- @far
sh3add s6,s5,s4
### op add [] adreg:REGISTER:GP:UINT64 cdreg:REGISTER:GP:UINT64 bimm:IMMEDIATE:-:-
add s5,s4,-2048
### op add [] adreg:REGISTER:GP:UINT64 cdreg:REGISTER:GP:UINT64 bimm:IMMEDIATE:-:- @far
add s5,s4,2047
### op add [] adreg:REGISTER:VEC:DOUBLE bdreg:REGISTER:FP:DOUBLE{VF} cdreg:REGISTER:VEC:DOUBLE
th.vfadd.vf v2,v1,f1
### op add [] adreg:REGISTER:VEC:DOUBLE bdreg:REGISTER:VEC:DOUBLE cdreg:REGISTER:VEC:DOUBLE
th.vfadd.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:HALF bdreg:REGISTER:FP:HALF{VF} cdreg:REGISTER:VEC:HALF
th.vfadd.vf v2,v1,f1
### op add [] adreg:REGISTER:VEC:HALF bdreg:REGISTER:FP:HALF{VF} cdreg:REGISTER:VEC:SINGLE {widening_method:VEC_GROUP}
th.vfwadd.vf v2,v1,f1
### op add [] adreg:REGISTER:VEC:HALF bdreg:REGISTER:VEC:HALF cdreg:REGISTER:VEC:HALF
th.vfadd.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:HALF bdreg:REGISTER:VEC:HALF cdreg:REGISTER:VEC:SINGLE {widening_method:VEC_GROUP}
th.vfwadd.vv v4,v1,v2
### op add [] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:FP:SINGLE{VF} cdreg:REGISTER:VEC:DOUBLE {widening_method:VEC_GROUP}
th.vfwadd.vf v2,v1,f1
### op add [] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:FP:SINGLE{VF} cdreg:REGISTER:VEC:SINGLE
th.vfadd.vf v2,v1,f1
### op add [] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:VEC:SINGLE cdreg:REGISTER:VEC:DOUBLE {widening_method:VEC_GROUP}
th.vfwadd.vv v4,v1,v2
### op add [] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:VEC:SINGLE cdreg:REGISTER:VEC:SINGLE
th.vfadd.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:GP:SINT16{VF} cdreg:REGISTER:VEC:SINT16
th.vadd.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:GP:SINT16{VF} cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwadd.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:GP:UINT16 cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwaddsu.vv v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:GP:UINT16{VF} cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwaddsu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:VEC:SINT16 cdreg:REGISTER:VEC:SINT16
th.vadd.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:VEC:SINT16 cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwadd.vv v4,v1,v2
### op add [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:GP:SINT32{VF} cdreg:REGISTER:VEC:SINT32
th.vadd.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:GP:SINT32{VF} cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwadd.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:GP:UINT32 cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwaddsu.vv v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:GP:UINT32{VF} cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwaddsu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:VEC:SINT32 cdreg:REGISTER:VEC:SINT32
th.vadd.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:VEC:SINT32 cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwadd.vv v4,v1,v2
### op add [] adreg:REGISTER:VEC:SINT64 bdreg:REGISTER:GP:SINT64{VF} cdreg:REGISTER:VEC:SINT64
th.vadd.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT64 bdreg:REGISTER:VEC:SINT64 cdreg:REGISTER:VEC:SINT64
th.vadd.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:SINT8 bdreg:REGISTER:GP:SINT8{VF} cdreg:REGISTER:VEC:SINT16 {widening_method:VEC_GROUP}
th.vwadd.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT8 bdreg:REGISTER:GP:SINT8{VF} cdreg:REGISTER:VEC:SINT8
th.vadd.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT8 bdreg:REGISTER:GP:UINT8 cdreg:REGISTER:VEC:SINT16 {widening_method:VEC_GROUP}
th.vwaddsu.vv v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT8 bdreg:REGISTER:GP:UINT8{VF} cdreg:REGISTER:VEC:SINT16 {widening_method:VEC_GROUP}
th.vwaddsu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:SINT8 bdreg:REGISTER:VEC:SINT8 cdreg:REGISTER:VEC:SINT16 {widening_method:VEC_GROUP}
th.vwadd.vv v4,v1,v2
### op add [] adreg:REGISTER:VEC:SINT8 bdreg:REGISTER:VEC:SINT8 cdreg:REGISTER:VEC:SINT8
th.vadd.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:UINT16 bdreg:REGISTER:GP:SINT16 cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwaddus.vv v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT16 bdreg:REGISTER:GP:SINT16{VF} cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwaddus.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT16 bdreg:REGISTER:GP:UINT16{VF} cdreg:REGISTER:VEC:UINT16
th.vaddu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT16 bdreg:REGISTER:GP:UINT16{VF} cdreg:REGISTER:VEC:UINT32 {widening_method:VEC_GROUP}
th.vwaddu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT16 bdreg:REGISTER:VEC:UINT16 cdreg:REGISTER:VEC:UINT16
th.vaddu.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:UINT16 bdreg:REGISTER:VEC:UINT16 cdreg:REGISTER:VEC:UINT32 {widening_method:VEC_GROUP}
th.vwaddu.vv v4,v1,v2
### op add [] adreg:REGISTER:VEC:UINT32 bdreg:REGISTER:GP:SINT32 cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwaddus.vv v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT32 bdreg:REGISTER:GP:SINT32{VF} cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwaddus.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT32 bdreg:REGISTER:GP:UINT32{VF} cdreg:REGISTER:VEC:UINT32
th.vaddu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT32 bdreg:REGISTER:GP:UINT32{VF} cdreg:REGISTER:VEC:UINT64 {widening_method:VEC_GROUP}
th.vwaddu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT32 bdreg:REGISTER:VEC:UINT32 cdreg:REGISTER:VEC:UINT32
th.vaddu.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:UINT32 bdreg:REGISTER:VEC:UINT32 cdreg:REGISTER:VEC:UINT64 {widening_method:VEC_GROUP}
th.vwaddu.vv v4,v1,v2
### op add [] adreg:REGISTER:VEC:UINT64 bdreg:REGISTER:GP:UINT64{VF} cdreg:REGISTER:VEC:UINT64
th.vaddu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT64 bdreg:REGISTER:VEC:UINT64 cdreg:REGISTER:VEC:UINT64
th.vaddu.vv v3,v1,v2
### op add [] adreg:REGISTER:VEC:UINT8 bdreg:REGISTER:GP:SINT8 cdreg:REGISTER:VEC:SINT16 {widening_method:VEC_GROUP}
th.vwaddus.vv v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT8 bdreg:REGISTER:GP:SINT8{VF} cdreg:REGISTER:VEC:SINT16 {widening_method:VEC_GROUP}
th.vwaddus.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT8 bdreg:REGISTER:GP:UINT8{VF} cdreg:REGISTER:VEC:UINT16 {widening_method:VEC_GROUP}
th.vwaddu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT8 bdreg:REGISTER:GP:UINT8{VF} cdreg:REGISTER:VEC:UINT8
th.vaddu.vx v2,v1,s4
### op add [] adreg:REGISTER:VEC:UINT8 bdreg:REGISTER:VEC:UINT8 cdreg:REGISTER:VEC:UINT16 {widening_method:VEC_GROUP}
th.vwaddu.vv v4,v1,v2
### op add [] adreg:REGISTER:VEC:UINT8 bdreg:REGISTER:VEC:UINT8 cdreg:REGISTER:VEC:UINT8
th.vaddu.vv v3,v1,v2
### op fma [NP] adreg:REGISTER:VEC:DOUBLE bdreg:REGISTER:FP:DOUBLE{VF} cdreg:REGISTER:VEC:DOUBLE
th.vfnmsac.vf v2,f1,v1
### op fma [NP] adreg:REGISTER:VEC:DOUBLE bdreg:REGISTER:VEC:DOUBLE cdreg:REGISTER:VEC:DOUBLE
th.vfnmsac.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:HALF bdreg:REGISTER:FP:HALF{VF} cdreg:REGISTER:VEC:HALF
th.vfnmsac.vf v2,f1,v1
### op fma [NP] adreg:REGISTER:VEC:HALF bdreg:REGISTER:FP:HALF{VF} cdreg:REGISTER:VEC:SINGLE {widening_method:VEC_GROUP}
th.vfwnmsac.vf v2,f1,v1
### op fma [NP] adreg:REGISTER:VEC:HALF bdreg:REGISTER:VEC:HALF cdreg:REGISTER:VEC:HALF
th.vfnmsac.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:HALF bdreg:REGISTER:VEC:HALF cdreg:REGISTER:VEC:SINGLE {widening_method:VEC_GROUP}
th.vfwnmsac.vv v4,v2,v1
### op fma [NP] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:FP:SINGLE{VF} cdreg:REGISTER:VEC:DOUBLE {widening_method:VEC_GROUP}
th.vfwnmsac.vf v2,f1,v1
### op fma [NP] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:FP:SINGLE{VF} cdreg:REGISTER:VEC:SINGLE
th.vfnmsac.vf v2,f1,v1
### op fma [NP] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:VEC:SINGLE cdreg:REGISTER:VEC:DOUBLE {widening_method:VEC_GROUP}
th.vfwnmsac.vv v4,v2,v1
### op fma [NP] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:VEC:SINGLE cdreg:REGISTER:VEC:SINGLE
th.vfnmsac.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:GP:SINT16{VF} cdreg:REGISTER:VEC:SINT16
th.vnmsac.vx v2,s4,v1
### op fma [NP] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:VEC:SINT16 cdreg:REGISTER:VEC:SINT16
th.vnmsac.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:GP:SINT32{VF} cdreg:REGISTER:VEC:SINT32
th.vnmsac.vx v2,s4,v1
### op fma [NP] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:VEC:SINT32 cdreg:REGISTER:VEC:SINT32
th.vnmsac.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:SINT64 bdreg:REGISTER:GP:SINT64{VF} cdreg:REGISTER:VEC:SINT64
th.vnmsac.vx v2,s4,v1
### op fma [NP] adreg:REGISTER:VEC:SINT64 bdreg:REGISTER:VEC:SINT64 cdreg:REGISTER:VEC:SINT64
th.vnmsac.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:SINT8 bdreg:REGISTER:GP:SINT8{VF} cdreg:REGISTER:VEC:SINT8
th.vnmsac.vx v2,s4,v1
### op fma [NP] adreg:REGISTER:VEC:SINT8 bdreg:REGISTER:VEC:SINT8 cdreg:REGISTER:VEC:SINT8
th.vnmsac.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:UINT16 bdreg:REGISTER:GP:UINT16{VF} cdreg:REGISTER:VEC:UINT16
th.vnmsacu.vx v2,s4,v1
### op fma [NP] adreg:REGISTER:VEC:UINT16 bdreg:REGISTER:VEC:UINT16 cdreg:REGISTER:VEC:UINT16
th.vnmsacu.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:UINT32 bdreg:REGISTER:GP:UINT32{VF} cdreg:REGISTER:VEC:UINT32
th.vnmsacu.vx v2,s4,v1
### op fma [NP] adreg:REGISTER:VEC:UINT32 bdreg:REGISTER:VEC:UINT32 cdreg:REGISTER:VEC:UINT32
th.vnmsacu.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:UINT64 bdreg:REGISTER:GP:UINT64{VF} cdreg:REGISTER:VEC:UINT64
th.vnmsacu.vx v2,s4,v1
### op fma [NP] adreg:REGISTER:VEC:UINT64 bdreg:REGISTER:VEC:UINT64 cdreg:REGISTER:VEC:UINT64
th.vnmsacu.vv v3,v2,v1
### op fma [NP] adreg:REGISTER:VEC:UINT8 bdreg:REGISTER:GP:UINT8{VF} cdreg:REGISTER:VEC:UINT8
th.vnmsacu.vx v2,s4,v1
### op fma [NP] adreg:REGISTER:VEC:UINT8 bdreg:REGISTER:VEC:UINT8 cdreg:REGISTER:VEC:UINT8
th.vnmsacu.vv v3,v2,v1
### op fma [] adreg:REGISTER:VEC:DOUBLE bdreg:REGISTER:FP:DOUBLE{VF} cdreg:REGISTER:VEC:DOUBLE
th.vfmacc.vf v2,f1,v1
### op fma [] adreg:REGISTER:VEC:DOUBLE bdreg:REGISTER:VEC:DOUBLE cdreg:REGISTER:VEC:DOUBLE
th.vfmacc.vv v3,v2,v1
### op fma [] adreg:REGISTER:VEC:HALF bdreg:REGISTER:FP:HALF{VF} cdreg:REGISTER:VEC:HALF
th.vfmacc.vf v2,f1,v1
### op fma [] adreg:REGISTER:VEC:HALF bdreg:REGISTER:FP:HALF{VF} cdreg:REGISTER:VEC:SINGLE {widening_method:VEC_GROUP}
th.vfwmacc.vf v2,f1,v1
### op fma [] adreg:REGISTER:VEC:HALF bdreg:REGISTER:VEC:HALF cdreg:REGISTER:VEC:HALF
th.vfmacc.vv v3,v2,v1
### op fma [] adreg:REGISTER:VEC:HALF bdreg:REGISTER:VEC:HALF cdreg:REGISTER:VEC:SINGLE {widening_method:VEC_GROUP}
th.vfwmacc.vv v4,v2,v1
### op fma [] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:FP:SINGLE{VF} cdreg:REGISTER:VEC:DOUBLE {widening_method:VEC_GROUP}
th.vfwmacc.vf v2,f1,v1
### op fma [] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:FP:SINGLE{VF} cdreg:REGISTER:VEC:SINGLE
th.vfmacc.vf v2,f1,v1
### op fma [] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:VEC:SINGLE cdreg:REGISTER:VEC:DOUBLE {widening_method:VEC_GROUP}
th.vfwmacc.vv v4,v2,v1
### op fma [] adreg:REGISTER:VEC:SINGLE bdreg:REGISTER:VEC:SINGLE cdreg:REGISTER:VEC:SINGLE
th.vfmacc.vv v3,v2,v1
### op fma [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:GP:SINT16{VF} cdreg:REGISTER:VEC:SINT16
th.vmacc.vx v2,s4,v1
### op fma [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:GP:SINT16{VF} cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwmacc.vx v2,s4,v1
### op fma [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:GP:UINT16 cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwmaccsu.vv v2,s4,v1
### op fma [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:GP:UINT16{VF} cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwmaccsu.vx v2,s4,v1
### op fma [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:VEC:SINT16 cdreg:REGISTER:VEC:SINT16
th.vmacc.vv v3,v2,v1
### op fma [] adreg:REGISTER:VEC:SINT16 bdreg:REGISTER:VEC:SINT16 cdreg:REGISTER:VEC:SINT32 {widening_method:VEC_GROUP}
th.vwmacc.vv v4,v2,v1
### op fma [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:GP:SINT32{VF} cdreg:REGISTER:VEC:SINT32
th.vmacc.vx v2,s4,v1
### op fma [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:GP:SINT32{VF} cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwmacc.vx v2,s4,v1
### op fma [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:GP:UINT32 cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwmaccsu.vv v2,s4,v1
### op fma [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:GP:UINT32{VF} cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwmaccsu.vx v2,s4,v1
### op fma [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:VEC:SINT32 cdreg:REGISTER:VEC:SINT32
th.vmacc.vv v3,v2,v1
### op fma [] adreg:REGISTER:VEC:SINT32 bdreg:REGISTER:VEC:SINT32 cdreg:REGISTER:VEC:SINT64 {widening_method:VEC_GROUP}
th.vwmacc.vv v4,v2,v1
### op fma [] adreg:REGISTER:VEC:SINT64 bdreg:REGISTER:GP:SINT64{VF} cdreg:REGISTER:VEC:SINT64
th.vmacc.vx v2,s4,v1
### op fma [] adreg:REGISTER:VEC:SINT64 bdreg:REGISTER:VEC:SINT64 cdreg:REGISTER:VEC:SINT64
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!ValueError: RVV's masked accesses take their mask in v0, not v2
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!ValueError: Invalid configuration for rvv071_move.
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mul s6,s4,s5
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th.vmulu.vv v3,v1,v2
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### op prefetch [IOFFSET] agreg:REGISTER:GP:UINT64 ioffset:IMMEDIATE:-:SINT64 @far
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add s4, zero, 0
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li s4,-9223372036854775808
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li s4,18446744073709551615
### op set [CONST] dreg:REGISTER:GP:UINT64 {constant:one}
li s4,1
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add s4, zero, 0
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sll s6,s4,s5
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srl s6,s4,s5
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srli s5,s4,63
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