LICENSE.txt
README.md
pyproject.toml
src/manta/__init__.py
src/manta/__main__.py
src/manta/cli.py
src/manta/io_core.py
src/manta/manta.py
src/manta/memory_core.py
src/manta/utils.py
src/manta/ethernet/__init__.py
src/manta/ethernet/liteeth_gen.py
src/manta/ethernet/sink_bridge.py
src/manta/ethernet/source_bridge.py
src/manta/logic_analyzer/__init__.py
src/manta/logic_analyzer/capture.py
src/manta/logic_analyzer/fsm.py
src/manta/logic_analyzer/playback.py
src/manta/logic_analyzer/trigger_block.py
src/manta/uart/__init__.py
src/manta/uart/receive_bridge.py
src/manta/uart/receiver.py
src/manta/uart/transmit_bridge.py
src/manta/uart/transmitter.py
src/manta_fpga.egg-info/PKG-INFO
src/manta_fpga.egg-info/SOURCES.txt
src/manta_fpga.egg-info/dependency_links.txt
src/manta_fpga.egg-info/entry_points.txt
src/manta_fpga.egg-info/requires.txt
src/manta_fpga.egg-info/top_level.txt
test/test_bridge_rx_sim.py
test/test_bridge_tx_sim.py
test/test_config_export.py
test/test_ethernet_interface.py
test/test_examples_build.py
test/test_io_core_hw.py
test/test_io_core_sim.py
test/test_logic_analyzer_fsm_sim.py
test/test_logic_analyzer_hw.py
test/test_logic_analyzer_sim.py
test/test_mem_core_hw.py
test/test_mem_core_sim.py
test/test_source_bridge_sim.py
test/test_uart_baud_mismatch.py
test/test_uart_rx_sim.py
test/test_uart_tx_sim.py
test/test_verilog_gen.py